rggen 0.14.0

RgGen is a code generation tool for ASIC/IP/FPGA/RTL engineers. It will automatically generate soruce code related to control/status registers (CSR), e.g. SytemVerilog RTL, UVM RAL model, Wiki documents, from human readable register map specifications.

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安装:
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版本列表:

0.33.1 - January 23, 2024 (16.0 KB)
0.33.0 - January 22, 2024 (16.0 KB)
0.32.2 - January 03, 2024 (16.0 KB)
0.32.0 - December 28, 2023 (16.0 KB)
0.31.3 - October 18, 2023 (16.0 KB)
0.14.0 - September 03, 2019 (8.5 KB)

显示所有版本 (共 67 个)

Runtime 依赖 (5):

rggen-core ~> 0.14

rggen-default-register-map ~> 0.14

rggen-markdown ~> 0.13

rggen-spreadsheet-loader ~> 0.13

rggen-systemverilog ~> 0.14

Development 依赖 (1):

bundler >= 0

显示所有传递性依赖

业主:

推送:

作者:

Taichi Ishitani

SHA 256 校验和:

d4dee516c1f51c2cb609296ed62ce807483b263cf0e8ddb1bbdeae0bf2a46b70

rggen 0.14.0

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版本列表:

Runtime 依赖 (5):

Development 依赖 (1):

业主:

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作者:

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下载总量 88,368

这个版本 1,707

许可:
MIT

需要的 Ruby 版本: >= 2.3

新的版本需要开启多因素验证: true

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rggen 0.14.0

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Development 依赖 (1):

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