rggen 0.27.1

RgGen is a code generation tool for ASIC/IP/FPGA/RTL engineers. It will automatically generate soruce code related to configuration and status registers (CSR), e.g. SytemVerilog RTL, UVM RAL model, Wiki documents, from human readable register map specifications.

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版本列表:

0.33.1 - January 23, 2024 (16.0 KB)
0.33.0 - January 22, 2024 (16.0 KB)
0.32.2 - January 03, 2024 (16.0 KB)
0.32.0 - December 28, 2023 (16.0 KB)
0.31.3 - October 18, 2023 (16.0 KB)
0.27.1 - August 21, 2022 (15.5 KB)

顯示所有版本（共 67）

Runtime 相依性套件 (6):

rggen-c-header ~> 0.2.0

rggen-core ~> 0.27.0

rggen-default-register-map ~> 0.27.0

rggen-markdown ~> 0.23.0

rggen-spreadsheet-loader ~> 0.22.1

rggen-systemverilog ~> 0.27.0

Development 相依性套件 (1):

bundler >= 0

Show all transitive dependencies

擁有者:

Pushed by:

作者:

Taichi Ishitani

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1747831bdde9515b1b1a8a8d7298fe1ed8369b53bd16eb09a72f1f85ef78063e

rggen 0.27.1

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Runtime 相依性套件 (6):

Development 相依性套件 (1):

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作者:

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這個版本 516

License:
MIT

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rggen 0.27.1

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