rggen 0.27.2

RgGen is a code generation tool for ASIC/IP/FPGA/RTL engineers. It will automatically generate soruce code related to configuration and status registers (CSR), e.g. SytemVerilog RTL, UVM RAL model, C header file, Wiki documents, from human readable register map specifications.

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バージョン履歴:

0.33.1 - January 23, 2024 (16KB)
0.33.0 - January 22, 2024 (16KB)
0.32.2 - January 03, 2024 (16KB)
0.32.0 - December 28, 2023 (16KB)
0.31.3 - October 18, 2023 (16KB)
0.27.2 - August 30, 2022 (15.5KB)

全てのバージョンを表示（全67件）

Runtime依存関係 (6):

rggen-c-header ~> 0.2.0

rggen-core ~> 0.27.0

rggen-default-register-map ~> 0.27.0

rggen-markdown ~> 0.23.0

rggen-spreadsheet-loader ~> 0.22.1

rggen-systemverilog ~> 0.27.1

Development依存関係 (1):

bundler >= 0

全ての推移的な依存関係を表示

所有者:

プッシュ者:

作者:

Taichi Ishitani

SHA 256チェックサム:

fa641f58e8ee807c5dffc3979e1d7ac14d0061a5ddfd7e3ecbea18d975ed12b9

累計ダウンロード数 89,086

このバージョンのみ 658

ライセンス:
MIT

必要なRubyのバージョン: >= 2.6

新しいバージョンはMFAを必要とします: true

MFAで投稿されたバージョン: true

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