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rggen 0.27.0

RgGen is a code generation tool for ASIC/IP/FPGA/RTL engineers. It will automatically generate soruce code related to configuration and status registers (CSR), e.g. SytemVerilog RTL, UVM RAL model, Wiki documents, from human readable register map specifications.

バージョン履歴:

  1. 0.27.0 - July 05, 2022 (15.5KB)
  2. 0.26.2 - June 13, 2022 (15.5KB)
  3. 0.26.1 - June 07, 2022 (15.5KB)
  4. 0.26.0 - March 25, 2022 (15.5KB)
  5. 0.25.3 - May 17, 2021 (15.5KB)
全てのバージョンを表示 (全50項目)

Development依存性 (1):

オーナー:

Pushed by:

作者:

  • Taichi Ishitani

SHA 256チェックサム:

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ライセンス:

MIT

必要Rubyバージョン: >= 2.6

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