rggen 0.13.0

RgGen is a code generation tool for ASIC/IP/FPGA/RTL engineers. It will automatically generate soruce code related to control/status registers (CSR), e.g. SytemVerilog RTL, UVM RAL model, Wiki documents, from human readable register map specifications.

Gemfile:
=

installation:
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Versions:

0.35.0 February 19, 2025 (16 ko)
0.34.0 January 23, 2025 (16 ko)
0.33.4 November 28, 2024 (16 ko)
0.33.3 July 20, 2024 (16 ko)
0.33.2 June 11, 2024 (16 ko)
0.13.0 August 28, 2019 (8,5 ko)

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Dépendances de Runtime (5):

rggen-core ~> 0.13

rggen-default-register-map ~> 0.13

rggen-markdown ~> 0.13

rggen-spreadsheet-loader ~> 0.13

rggen-systemverilog ~> 0.13

Dépendances de Development (1):

bundler >= 0

Show all transitive dependencies

Propriétaires:

Pushed by:

Auteurs:

Taichi Ishitani

Total de contrôle SHA 256:

Total de téléchargements 106 863

Pour cette version 1 847

Version publiée:
August 28, 2019 3:41pm

License:
MIT

Version de Ruby requise: >= 2.3

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