rggen 0.12.0
RgGen is a code generation tool for ASIC/IP/FPGA/RTL engineers. It will automatically generate soruce code related to control/status registers (CSR), e.g. SytemVerilog RTL, UVM RAL model, Wiki documents, from human readable register map specifications.
Gemfile:
=
In die Zwischenablage kopieren
Kopiert!
installieren:
=
Runtime Abhängigkeiten (4):
rggen-core
~> 0.12
rggen-markdown
~> 0.12
rggen-spreadsheet-loader
~> 0.10
rggen-systemverilog
~> 0.11
Development Abhängigkeiten (1):
bundler
>= 0
Besitzer:
Pushed by:
Autoren:
-
Taichi Ishitani
SHA 256-Prüfsumme:
85142c7de354d9e5937cb4a1e1409bce6662881227a56c627faf538b75a68d05