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rggen 0.12.0

RgGen is a code generation tool for ASIC/IP/FPGA/RTL engineers. It will automatically generate soruce code related to control/status registers (CSR), e.g. SytemVerilog RTL, UVM RAL model, Wiki documents, from human readable register map specifications.

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Versiones:

  1. 0.33.1 - January 23, 2024 (16 KB)
  2. 0.33.0 - January 22, 2024 (16 KB)
  3. 0.32.2 - January 03, 2024 (16 KB)
  4. 0.32.0 - December 28, 2023 (16 KB)
  5. 0.31.3 - October 18, 2023 (16 KB)
  6. 0.12.0 - August 19, 2019 (48 KB)
Mostrar todas las versiones (67 total)

dependencias de Runtime (4):

dependencias de Development (1):

bundler >= 0

Propietarios:

Subida por:

Autores:

  • Taichi Ishitani

SHA 256 checksum:

85142c7de354d9e5937cb4a1e1409bce6662881227a56c627faf538b75a68d05

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Licencia:

MIT

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