rggen 0.12.0

RgGen is a code generation tool for ASIC/IP/FPGA/RTL engineers. It will automatically generate soruce code related to control/status registers (CSR), e.g. SytemVerilog RTL, UVM RAL model, Wiki documents, from human readable register map specifications.

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0.33.1 - January 23, 2024 (16 ko)
0.33.0 - January 22, 2024 (16 ko)
0.32.2 - January 03, 2024 (16 ko)
0.32.0 - December 28, 2023 (16 ko)
0.31.3 - October 18, 2023 (16 ko)
0.12.0 - August 19, 2019 (48 ko)

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Dépendances de Runtime (4):

rggen-core ~> 0.12

rggen-markdown ~> 0.12

rggen-spreadsheet-loader ~> 0.10

rggen-systemverilog ~> 0.11

Dépendances de Development (1):

bundler >= 0

Show all transitive dependencies

Propriétaires:

Pushed by:

Auteurs:

Taichi Ishitani

Total de contrôle SHA 256:

85142c7de354d9e5937cb4a1e1409bce6662881227a56c627faf538b75a68d05

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License:
MIT

Version de Ruby requise: >= 2.3

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