rggen 0.27.1

RgGen is a code generation tool for ASIC/IP/FPGA/RTL engineers. It will automatically generate soruce code related to configuration and status registers (CSR), e.g. SytemVerilog RTL, UVM RAL model, Wiki documents, from human readable register map specifications.

Versionen:

0.29.0 - January 02, 2023 (15,5 KB)
0.28.0 - October 10, 2022 (15,5 KB)
0.27.2 - August 30, 2022 (15,5 KB)
0.27.1 - August 21, 2022 (15,5 KB)
0.27.0 - July 05, 2022 (15,5 KB)

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Runtime Abhängigkeiten (6):

rggen-c-header ~> 0.2.0

rggen-core ~> 0.27.0

rggen-default-register-map ~> 0.27.0

rggen-markdown ~> 0.23.0

rggen-spreadsheet-loader ~> 0.22.1

rggen-systemverilog ~> 0.27.0

Development Abhängigkeiten (1):

bundler >= 0

Show all transitive dependencies

Besitzer:

Pushed by:

Autoren:

Taichi Ishitani

SHA 256-Prüfsumme:

1747831bdde9515b1b1a8a8d7298fe1ed8369b53bd16eb09a72f1f85ef78063e

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Lizenz:
MIT

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