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    rggen 0.27.1

    RgGen is a code generation tool for ASIC/IP/FPGA/RTL engineers. It will automatically generate soruce code related to configuration and status registers (CSR), e.g. SytemVerilog RTL, UVM RAL model, Wiki documents, from human readable register map specifications.

    バージョン履歴:

    1. 0.29.0 - January 02, 2023 (15.5KB)
    2. 0.28.0 - October 10, 2022 (15.5KB)
    3. 0.27.2 - August 30, 2022 (15.5KB)
    4. 0.27.1 - August 21, 2022 (15.5KB)
    5. 0.27.0 - July 05, 2022 (15.5KB)
    全てのバージョンを表示 (全54項目)

    Runtime依存性 (6):

    rggen-c-header ~> 0.2.0
    rggen-core ~> 0.27.0
    rggen-default-register-map ~> 0.27.0
    rggen-markdown ~> 0.23.0
    rggen-spreadsheet-loader ~> 0.22.1
    rggen-systemverilog ~> 0.27.0

    Development依存性 (1):

    bundler >= 0
    Show all transitive dependencies

    オーナー:

    Pushed by:

    作者:

    • Taichi Ishitani

    SHA 256チェックサム:

    1747831bdde9515b1b1a8a8d7298fe1ed8369b53bd16eb09a72f1f85ef78063e
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    ライセンス:

    MIT

    必要Rubyバージョン: >= 2.6

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    Version published with MFA: true

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